日前受邀至清華大學的理工學院，為公司宣傳「台積學院元件整合學程」。負責該學程的公司承辦人告訴我：這個學程的宗旨，是為了達到「學用合一」的理想，也就是幫助降低學生在校所「學」知識與在職所「用」技能之間的落差，進而提升大學或研究所理工科畢業學生在半導體產業的職場競爭力。
既然目的是要促進「學用合一」，就表示現行的高等教育存在著「學用落差」的問題。長久以來，初入社會的新鮮人，帶著從學校習得的知識投入職場工作，十有八九都曽遭遇「學非所用」造成的挫折與打擊；而這類「學用落差」引起的心理震撼，即使像我這樣一個科班出身的電子工程學博士，當年在剛進入台積電時，也是無法倖免的。因此，我在致詞時，特別分享了自己在這方面的「過來人」經驗：
當我於1999年6月加入台積電硏發組織擔任元件工程師時，本以為憑藉電子工程學博士的學歷背景，工作入門應該不是問題。豈料自報到後的一周內，我依然面臨了一連串校園新鮮人初入職場的「學用落差」嚴峻考驗。
記得頭兩天直屬主管先是要我了解並熟悉開發中技術的製程細節，但當我從起始步驟CMOS隔離（Isolation）研讀起時，就如墜五里霧中。從前學校教科書中常提到的隔離技術LOCOS (Local Oxidation of Silicon)怎麼消失了？取而代之的是全然陌生的STI (Shallow Trench Isolation)。而後，在讀到閘極氧化層（Gate Oxide ）時，赫然發現生成的氧化層厚度（Oxide Thickness, Tox）竟然比30A (10A=1nm=1E-9m) 還薄？要知道，根據量子力學，Tox<30A是會發生直接穿隧（direct tunneling）效應，並產生大量閘極漏電流（Gate Leakage Current）的；因此，這麼薄的閘極氧化層在以前教科書所教授的元件設計規範裡，是絕對不可能被接受的；然而，現在為什麼又可以成為量產的標準條件呢？
懷著滿腹疑惑，硬是讀完製程細節後，我又開始與製程整合（Process Integration）單位的同仁合作，試著處理一些工廠生產線上的實際問題。與我共事的製程整合工程師丟給我的第一個問題是：最近製造出來的晶圓（wafer），其中的電晶體（transistor）元件參數都偏離了預定目標，我們該怎麼辦？為了這個問題，我仔細分析了所有從晶圓上量測到的電性數據資料，並製作了幾張圖表，然後就開始「看圖說故事」，口沫橫飛地講起了一堆元件物理，甚至還不時賣弄幾個專有名詞，正在洋洋得意時，只見那位製程整合工程師滿臉狐疑地問道：「你說了那麼多，但對不起，請你告訴我：我到底要調整什麼製程步驟與條件，才能修正這些偏差呢？」這個質問就像個大榔頭，狠狠地敲醒了我，讓我了解到：過去從課本上學到的physics, theories, equations，在許多現實情況下，都無法立刻派上用場，也不會是問題的「答案」。除非我能直接回答那位製程整合工程師的問題，否則，講再多的理論都是毫無價值的。
再後來，經過兩天的鑽硏與討論，針對那個元件參數偏離目標的問題，好不容易理清了頭緒，也稍有點眉目；為了向主管報告分析结果，我十分慎重地以博士生present論文的方式，按照Introduction, Methodology, Results & Discussion⋯的順序報告。然而，講不到三十秒，只見主管眉頭一皺，不耐煩地打斷我，並說道：「我只有五分鐘，你廢話少說，直接講結論就好，告訴我root cause是什麼？該怎麼解決問題？」就這麼一記當頭棒喝，使我心裡原先的一點自信也徹底崩盤了。
以上就是我當年初入職場，親身遭遇的學用落差經驗。雖是個案，但其中透露的幾點問題，正是我希望在未來的學程中能夠加強的部分。現分述如下：
首先，最明顯的問題是：高科技進步的神速，使得教科書的內容趕不上業界尖端技術的發展腳步。像前述的LOCOS vs. STI與違背量子物理限制的超薄氧化層，都是典型的例子。關於這一點，確實存在現實的無奈；今後只能藉學校與企業雙方更為緊密的合作交流活動，儘量彌補此種資訊落差。
再者，職場遇到的真實問題通常是複雜、多面向的，單一學科知識很難應付得來。以前述我與那位製程整合工程師的溝通過程為例，真實的問題是：工廠生產線上的某些製程出了狀況，導致晶圓上的電晶體元件電性參數偏離了目標值。這其中牽扯到的學問不只是元件物理而已，同時還有製程、材料、統計⋯等等不同領域，而且它們是互相關連且密不可分的。當時的我，只在元件物理的圈圈中打轉，儘是談論了一堆物理，或是許多電子學專有名詞，卻不能直指要害，告訴對方是哪些製程發生了什麼情況，才會導致電晶體的電性偏離目標。另一方面，那位製程整合工程師唯一在乎的只是屬於半導體製程技術方面的細節，他根本不了解電晶體電性與製程條件之間有什麼樣的關聯。我認為，會有這種「各說各話」的情形發生，實肇因於學校傳統上「分門別類」的教學方式。該方式雖然滿足了學術知識系統上的邏輯理路與架構，但卻可能過度簡化，甚至扭曲了真實工程問題的樣貌。回到剛才的例子，同樣面對電晶體參數偏離的問題，我是站在半導體物理的立場看問題，而那位整合工程師則從半導體製程技術的角度切入；在現行學校教育中，這兩方面的知識分屬不同的學科，而學校在教授各別學科時，多半只求自身知識體系的圓滿，甚少去探討跨學科、跨領域的整合與應用。例如：當我們在校學習「半導體元件物理」時，課本內容通常不會提及各種電晶體元件的電性參數如何經由調整特定的製程來加以改善；而専講「半導體製程技術」的課程，則多半不會探討有哪些製程條件的改變，將可能影響電晶體的電特性。這就是現今教育與實務脫節的重要原因之一。今後，我們如何在某些專題課程中安排一些更接近實際工程問題的案例，讓學生更有「臨場感」，似乎才能突破此困境。另外，工程技術本身，原就需要整合與應用，才能產生價值。愈早讓有志於投身工程師工作的學生體會到這個道理，就愈能減少「學用落差」的衝擊。
最後，報告（presentation）的技巧真的很重要，無論是口頭或書面報告都一樣重要；但科學報告與工程報告還是有些區別的。這裏所說的技巧，口條發音、美工製圖等外在形式還在其次，真正關鍵的是邏輯思考。唯有一個邏輯清晰、思考嚴密的人，才有辦法化繁為簡、清楚明確地表達自己的想法與觀念。然而，儘管同樣重視邏輯思考，由於強調實作的工程師與注重理論的科學家追求的價值與重點不盡相同，最後反映出來的報告內容與呈現方式自然也不大一樣。科學報告追求的是知識與真理，講究調查、實驗與推理等硏究過程的絕對嚴謹；而工程報告著重的是應用與效能，要求在有限時間、有限資源、有限資訊的情形下，及時做出相對較佳的技術選擇或判斷。以前述我的個人經驗為例，當時的主管期望聽到的是一場工程報告，他要的是報告者用最少時間、最短篇幅，明確告訴他問題發生的原因（root cause)，以及克服該問題的解方（solution)；當然，如何執行該解方的行動計劃（action plan) 更是不可或缺的部分。相較之下，硏究生時期慣用的學術型報告方式，在這個案例中就顯得不太恰當了。現行學校教育所訓練的報告方式多以學術界常用的科學報告為主，學生較少接觸產業界偏愛的工程報告技巧，是以初入職場的新鮮人，時常在報告方面也感受到一定程度的「學用落差」。針對此問題，今後學校或可在一些工程通識課程中，加入工程報告技巧的學習機會，我相信這種投資的回報是非常巨大的。
上述便是我個人的經驗談與淺見，提出來供大家參考。
https://www.nthu.edu.tw/hotNews/content/924
https://news.ltn.com.tw/news/life/breakingnews/2859406
https://www.chinatimes.com/realtimenews/20190721001075-260405?chdtv
https://www.cna.com.tw/news/ahel/201907210058.aspx
https://ctee.com.tw/news/industry/121133.html
https://udn.com/news/story/7266/3942105
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